Durante décadas, a indústria da computação seguiu uma fórmula simples: tornar os transistores menores e colocar mais em um chip. Essa técnica alimentou o tremendo crescimento no poder computacional previsto pela Lei de Moore. Mas à medida que os materiais se aproximam das escalas atómicas, os engenheiros correm cada vez mais entre os limites físicos do silício e os efeitos da mecânica quântica.
Muitos pesquisadores acreditam que o próximo grande avanço não virá da fabricação de dispositivos cada vez menores, mas da construção de cabeça para baixo.
Uma equipe liderada pelo professor Qing Cao da Faculdade de Engenharia de Materiais e Engenharia da Universidade de Illinois Grainger demonstrou um novo método para empilhar múltiplas camadas de eletrônicos de silício diretamente umas sobre as outras. A abordagem pode aumentar drasticamente a densidade da computação, melhorar o desempenho e reduzir o consumo de energia, ao mesmo tempo que amplia os avanços que têm impulsionado a indústria de semicondutores há mais de meio século.
“Pegue algo tão simples como a memória estática de acesso aleatório, que é comum em CPUs e GPUs. Hoje são necessários seis dispositivos microeletrônicos chamados transistores para armazenar um bit de informação. Com a integração vertical, você pode distribuí-los em várias camadas. É como substituir a mesma função por um subúrbio extenso, mas com grande utilidade: a área ocupada é reduzida enquanto torna a comunicação entre as camadas mais rápida e eficiente”, disse Kao. explicado
Os pesquisadores relatam que seu processo atinge 98-100% de rendimento do dispositivo ao usar silício monocristalino padrão, o material semicondutor que sustenta a eletrônica moderna. Os resultados sugerem que a técnica poderá eventualmente ser adotada por fabricantes comerciais de chips.
“A integração vertical já está começando a chegar aos dispositivos comerciais, especialmente em hardware especializado de IA, mas a integração discreta revela toda a promessa dos chips 3D”, disse Cao. “Pela primeira vez, atingimos o orçamento térmico da integração 3D monolítica usando silício monocristalino padrão e entregamos um desempenho sem precedentes.”
Os resultados são publicados a naturezaUma revista que raramente apresenta artigos de pesquisa em microeletrônica de silício
Por que a indústria de semicondutores está melhorando
Por cerca de 60 anos, a Lei de Moore orientou o desenvolvimento de chips. O princípio prevê que a densidade dos transistores em circuitos integrados dobrará a cada dois anos, levando a processadores mais rápidos e eficientes.
Essa tendência manteve-se notavelmente bem, mas está a tornar-se cada vez mais difícil de sustentar.
“De certa forma, estamos atingindo um limite imposto pela física”, disse Kao. “Se você olhar para o tamanho real dos transistores, eles não estão ficando menores, especialmente em termos de passo da porta de contato. Isso porque estamos sendo limitados pelas propriedades materiais inerentes ao silício e pelas leis fundamentais da mecânica quântica. Se quisermos manter a tendência de aumentar o poder de processamento de nossos microprocessadores, teremos que pensar em começar com mais superfícies de dispositivos únicos.”
Os dispositivos de empilhamento vertical oferecem uma alternativa atraente. Em vez de reduzir os transistores individuais, os engenheiros podem colocar múltiplas camadas de circuitos umas sobre as outras. Isso não apenas cria mais espaço para os componentes, mas também encurta as distâncias de fiação, reduz a capacitância parasita e aumenta significativamente a largura de banda de comunicação entre as diferentes partes de um chip.
Estas vantagens são particularmente importantes para a inteligência artificial e outras aplicações de computação com utilização intensiva de dados.
A promessa de chips 3D monolíticos
As atuais tecnologias comerciais de chips 3D já usam empilhamento, mas normalmente envolvem a fabricação de dispositivos semicondutores em wafers individuais antes de uni-los. Os exemplos incluem memória de alta largura de banda e tecnologia 3D V-Cache da AMD.
Embora bem sucedida, esta abordagem tem limitações. O alinhamento entre as camadas é relativamente grosseiro e as conexões verticais conhecidas como vias de silício (TSVs) são relativamente grandes e esparsas.
A integração tridimensional monolítica adota uma abordagem diferente. Em vez de unir wafers inteiros, cada nova camada de dispositivo é construída diretamente sobre a anterior. Isso permite conexões verticais muito mais densas, distâncias menores entre camadas e precisão de alinhamento medida em nanômetros.
Os pesquisadores têm perseguido essa ideia há anos porque ela pode aumentar a conectividade entre camadas em um fator de 10 a 100 em comparação com os métodos convencionais de empilhamento.
Resolvendo problemas de calor
A maior barreira para a integração monolítica é a temperatura.
Temperaturas em torno de 1.000°C são normalmente necessárias para produzir silício cristalino de alta qualidade e dispositivos semicondutores de alto desempenho. Contudo, uma vez que as interconexões metálicas já estejam presentes em uma camada completa do circuito, tais temperaturas irão destruí-las.
“Em geral, a indústria reconhece que, uma vez concluída a primeira camada do circuito, o limite do orçamento térmico para quaisquer camadas adicionais é de 400 graus Celsius”, disse Cao. “Pesquisadores acadêmicos e industriais tentaram contornar isso trabalhando com materiais semicondutores diferentes do silício cristalino único para as camadas superiores. Mas os dispositivos resultantes certamente sofrem de problemas de desempenho e confiabilidade.”
Esforços anteriores exploraram alternativas, incluindo silício policristalino, óxidos metálicos amorfos e nanocristalinos, nanotubos de carbono e semicondutores bidimensionais. No entanto, esses componentes geralmente apresentam limitações de desempenho ou defeitos que criam uma incompatibilidade com os transistores de silício na camada inferior.
Nanomembranas de silício ultrafinas permitem produção em baixa temperatura
A equipe de Illinois desenvolveu um processo que preserva as vantagens do silício monocristalino, permanecendo bem abaixo do limite térmico.
O método começa com a fabricação de nanomembranas de silício independentes ultrafinas a partir de um wafer doador. Estas membranas são então transferidas para uma camada receptora que já contém o circuito completo usando um laminador de rolo. O processo de colagem não requer temperaturas superiores a 200°C.
Como as camadas de silício mantêm sua qualidade cristalina, os dispositivos resultantes mantêm forte desempenho e confiabilidade, ao mesmo tempo em que permanecem seguros dentro do orçamento térmico necessário para integração discreta.
“Nosso método não é fácil de implementar a baixo custo, mas tem várias vantagens sobre os métodos anteriores de empilhamento de pastilhas de silício”, disse Cao. “As membranas que transferimos têm apenas 10 nanômetros ou menos de espessura, em comparação com a espessura de 500 a 700 micrômetros de um wafer típico. Por serem finas, essas membranas são mecanicamente flexíveis para se adaptarem à superfície subjacente. Essa conformação ajuda a evitar defeitos interfaciais quando dois vazios, como um wafer típico, tentam se unir.”
Alto desempenho com três camadas empilhadas
Os pesquisadores também redesenharam a arquitetura do transistor.
A fabricação tradicional de transistores depende de um processo chamado dopagem, que introduz impurezas no silício para controlar o comportamento elétrico. Este processo geralmente requer temperaturas acima de 600°C.
Para evitar essas temperaturas, a equipe usou transistores sem junção. Nestes dispositivos, o silício é dopado de maneira uniforme e pesada antes do início do processo de empilhamento. Filmes de silício extremamente finos ainda permitem um controle eficaz pela porta do transistor, enquanto altos níveis de dopagem ajudam a reduzir a resistência de contato parasita.
Usando esta técnica, os pesquisadores criaram três camadas empilhadas contendo 625 transistores. Os dispositivos apresentaram forte uniformidade e altos rendimentos de produção.
Sua densidade de corrente de saída corresponde à dos transistores de silício convencionais feitos em wafers a temperaturas muito mais altas. Eles superam os dispositivos monolíticos feitos de materiais alternativos por pelo menos um fator de três a quatro.
A equipe conectou as camadas usando interconexões metálicas verticais e demonstrou com sucesso circuitos lógicos tridimensionais, bem como células estáticas de memória de acesso aleatório.
Rumo à produção comercial de semicondutores
Segundo Cao, o resultado mais significativo pode ser a escalabilidade do processo.
“Mas o mais importante é que mostramos que esse processo é escalável”, disse Kao. “Você pode empilhar camadas além das três que demonstramos. E o processo produzirá transistores de alto desempenho com altos rendimentos e baixa variabilidade. Agora temos uma base sólida para transferir esta tecnologia e demonstrar sua promessa imediata em uma fundição industrial de semicondutores.”
O trabalho foi realizado por meio do Illinois Grainger Engineering Center for Advanced Semiconductor Chips, incluindo Accelerated Performance, cujos parceiros industriais incluem IBM, Intel e Taiwan Semiconductor Manufacturing Company.
Os pesquisadores estão agora se preparando para transferir a tecnologia para uma fundição industrial de semicondutores, um passo importante para trazer verdadeiros chips de silício 3D monolíticos para a produção comercial.
Contribuintes adicionais para o estudo incluíram Bao Lam, Yung Man Yu, Hyunjun Nam, Hu-Chih Ni, Shamik Chatterjee, Shalu Rakheja e Jian-Min Zhu.
O financiamento foi fornecido pela National Science Foundation, pelo Illinois Granger Engineering Center for Advanced Semiconductor Chips with Accelerated Performance e por parceiros da indústria no Silicon Crossroads Microelectronics Commons Hub.
